引言：

在AI浪潮的驱动下，现代芯片设计正面临前所未有的算力与系统复杂度挑战。现代芯片早已不再是单纯的硬件载体，而是一个承载着庞大软件生态、需要与云端、边缘端各类应用深度耦合的系统级平台。

尽管软件仿真在IP级与子系统级的精细化验证中仍具价值，但在面对操作系统启动、全系统软件栈测试及复杂AI工作负载时，其执行效率已触及瓶颈，难以满足全系统级验证的时效要求。更进一步，硬件仿真和FPGA原型验证正在形成一个连续的工具链，推动验证从“事后补救”走向“早期介入”。

在此背景下，硬件辅助验证（HAV）应运而生。通过融合硬件仿真的高可见性与FPGA原型验证的高运行速度，HAV为开发者提供了必要的算力支撑与容量空间，使其能够在硅前（Pre-silicon）阶段高效识别并修正设计缺陷。这一技术已成为缩短验证周期、降低流片风险，并确保系统在复杂应用场景下稳定运行的关键工程手段。

一、HAV的技术与现状

硬件辅助验证（HAV）的本质是利用硬件加速技术解决传统软件仿真在速度与容量上的瓶颈。随着超大规模SoC设计复杂度的提升，单一的验证手段已难以同时满足“调试可见性”与“运行速度”的双重需求，这构成了现代HAV技术的核心架构基础。

传统上，HAV市场被严格划分为传统的硬件仿真（Emulation）和FPGA原型验证（Prototyping）。

硬件仿真：通常基于定制化硬件或高密度FPGA阵列构建，传统硬件仿真的运行速度在1MHz左右。该技术的核心价值在于极高的信号可见性（Visibility）和全系统调试能力，支持全波形追踪（Waveform Tracing）和断点设置，使其成为大规模SoC设计前期进行RTL功能验证的首选工具。当前企业级硬件仿真不断向着更大容量发展，以容纳数十亿门级的AI和GPU设计。

FPGA原型验证：运行速度可达十至上百MHz，接近真实芯片的工作频率。相比硬件仿真，原型验证的运行速度非常快，除了进行系统级验证外，还可以配合软件工程师来进行底层软件的开发。这一流片前的软硬件协同开发，是其最不可替代的地方。当前商用FPGA原型验证正引入深度追踪缓冲区和编译自动化软件，以捕获早期硬件缺陷。

在传统流程中，硬件仿真与FPGA原型验证长期处于割裂状态。设计团队被迫维护两套独立的RTL环境、约束文件和编译脚本。这种割裂不仅导致了工具链的冗余，更造成了验证数据的断层，增加了跨平台迁移的设计风险。

随着设计规模突破十亿门级，自动化多FPGA分割工具和高带宽互连技术的进步，正推动HAV从孤立的解决方案向统一平台架构演进。现代HAV不再单纯依赖单一手段，而是通过构建统一的高密度FPGA架构，允许同一套设备兼具“高精度调试”与“高性能运行”，从而更高效地应对超大规模设计的验证需求。

二、左移策略的价值

在超大规模SoC的开发流程中，左移（Shift-Left）已成为降低技术风险的核心策略。其基本逻辑建立于：在芯片设计流程中，越早发现缺陷，修复成本越低。左移的核心目标，是在影响最大、成本最低的早期阶段，最大限度地识别并降低技术风险。

HAV 在左移策略中的核心价值，在于通过硬件仿真与FPGA原型验证的协同，将系统级验证与软硬件协同大幅前移。

在RTL早期阶段，利用硬件仿真的信号全可视和全系统调试能力，直接开展系统级验证，包括全系统启动、复杂交互与多子系统集成测试，弥补软件逻辑仿真因速度瓶颈无法覆盖的场景，提前暴露架构与集成缺陷。

当设计趋于稳定，借助FPGA原型验证的高运行速度，为软件团队提供接近真实芯片的执行环境（Pre-silicon Software Execution），在系统层面并行开展操作系统移植、驱动与BSP开发、应用级验证等工作，消除硬件设计与软件开发之间的等待壁垒，实现真正的软硬件协同。

这种协同模式不仅确保了硬件与软件之间复杂的系统级交互有效运转，更使得团队能够在RTL阶段进行精细的性能分析与功耗优化，而非等到流片后被动接受结果。将FPGA原型验证和硬件仿真结合，不仅验证了底层IP的合规性，还涵盖了系统级软件的稳定性，从根本上改变了传统的开发节奏。

三、统一验证平台下的技术挑战

现代HAV架构的发展趋势是构建统一的验证平台，这种融合趋势旨在解决单一工具在特定阶段的局限性，同时也引入了多维度的技术挑战。

首先是自动化多FPGA分割（Automated Multi-FPGA Partitioning）。面对单片数十亿门的设计，必须将其智能地切分到多个FPGA中。EDA工具需要在最小化FPGA间I/O瓶颈和引脚复用延迟的同时，平衡各FPGA的逻辑密度，这对算法的优化提出了极高要求。

其次是时钟域映射（Clock Domain Mapping）。现代SoC内部包含数百个异步、门控和派生时钟，而FPGA拥有固定的时钟网络结构。如何在不引发时序违规或保持时间失败的前提下，将复杂的SoC时钟结构精确映射到刚性FPGA时钟网络上，需要高度复杂的时钟转换软件支持。

第三是混合协同验证（Hybrid Co-Verification）。为了实现更高效的验证，需要将物理FPGA硬件与虚拟系统模型（如SystemC或QEMU）连接起来。这通常依赖于高速事务接口（Transactors）和超低延迟的通信通道（如PCIe或高速串行链路），实现虚拟与现实环境的无缝对接。

通过统一硬件平台，企业可以减少维护两套独立环境（Emulation Farm与Prototyping Farm）的工程开销，提升资源利用率，并确保验证结果的一致性。

四、大型SoC设计中典型HAV应用场景

在现代大型SoC项目中，基于“左移（Shift-Left）”思想的HAV应用流程通常围绕早期软件开发、合规性认证与客户对接三大核心目标展开。通过在不同阶段动态选用硬件仿真（Emulation）或FPGA原型验证（Prototyping），可以在调试可见性与运行速度之间取得最佳平衡，具体可分为以下四个递进阶段：

早期硬件仿真与RTL调试（功能正确性验证）

在设计初期，将RTL代码加载至硬件仿真平台。利用硬件仿真高容量与信号全可视（Full Visibility）的优势，配合UVM等测试环境进行系统级回归。

验证重点：模块级回归、子系统交互、中断与功耗初步分析，以及操作系统内核（Linux/RTOS）的早期引导（Early Boot）。

核心优势：深度波形追踪（Wave Trace）与高调试可见性，用于在早期发现并修复硬件功能缺陷。

早期软件开发（Early SW Development）与软硬件协同

随着RTL趋于稳定，将设计迁移至FPGA原型验证平台，以获得更接近真实芯片的运行速度。通过引入虚拟IO与事务级接口（Transaction-based Interface），软件团队可同步启动操作系统内核移植，并开展驱动程序与BSP（板级支持包）的开发与验证。

核心价值：在流片前数月为软件团队提供高速执行环境，实现硬件设计与软件开发的真正并行化。

合规性认证（Compliance & Certification）

当设计进入相对稳定期，利用FPGA原型验证平台的高性能执行能力，进行深度的协议一致性测试与合规性验证。此阶段重点验证设计对行业标准（如PCIe、Ethernet等协议）的遵从性，并执行复杂场景下的压力测试。

核心优势：原型验证的高运行速度支持长周期、自动化的合规性测试流程（Automated Flow），确保在流片前满足各项严苛的认证标准。

客户对接与真实环境验证（Customer Engagement）

该阶段的核心特征是Pre-silicon（硅前）交付能力。此时设计尚未流片，但借助FPGA原型验证平台的高运行速度，团队已能将“准芯片”交付给客户进行联合验证。客户可直接将自身的软件栈、操作系统及真实业务场景部署在原型系统上，在接近实际运行的频率下验证软硬件兼容性、性能表现及系统稳定性。这种“左移”策略旨在流片前锁定客户需求，提前识别并修复潜在风险，避免在硅后阶段陷入被动。

应用场景：不仅涵盖全系统压力测试、应用程序验证及性能基准测试，更重要的是支持真实环境接入。由于FPGA原型验证的运行频率接近真实芯片，能够有效捕捉软件仿真中无法暴露的偶发Bug（Catch Real-world Bugs），从而极大加速终端软件的最终开发与验证进程。

图：思尔芯的双引擎硬件辅助验证（HAV）平台

五、结论

硬件辅助验证（HAV）已不仅仅是验证流程中的加速器，更是现代超大规模SoC设计不可或缺的系统。它通过融合硬件仿真的“高精度调试”与FPGA原型的“高性能运行”，为设计团队提供了一套覆盖全生命周期的验证解决方案，有效支撑了从RTL调试到系统级软件开发的全程需求。

基于HAV平台的“左移（Shift-Left）”策略，成功打破了传统开发流程中硬件设计与软件开发的时序壁垒。通过在RTL早期利用硬件仿真开展系统级验证，并在设计稳定后借助FPGA原型验证进行全栈软件协同，HAV将技术风险窗口从昂贵的硅后阶段大幅前移至设计初期。这种协同模式不仅解决了软件逻辑仿真在系统级验证中的速度瓶颈，更实现了硬件缺陷修复与软件开发的并行化。

在系统复杂度持续攀升的背景下，构建自动化、高容量且统一的HAV平台已不再是可选的优化手段，而是应对设计复杂性挑战的关键技术。这一平台不仅能够“确保设计正确芯片”，更能 “确保芯片设计正确”，为超大规模SoC的一次流片成功提供坚实保障。

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